/***************************************************************************
 *     Copyright (c) 1999-2009, Broadcom Corporation
 *
 **********************************************************************
 * This file is part of the crystalhd device driver.
 *
 * This driver is free software; you can redistribute it and/or modify
 * it under the terms of the GNU General Public License as published by
 * the Free Software Foundation, version 2 of the License.
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 * This driver is distributed in the hope that it will be useful,
 * but WITHOUT ANY WARRANTY; without even the implied warranty of
 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
 * GNU General Public License for more details.
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 * You should have received a copy of the GNU General Public License
 * along with this driver.  If not, see <http://www.gnu.org/licenses/>.
 **********************************************************************
 *
 * $brcm_Workfile: bchp_pri_crit_l2_regs_1.h $
 * $brcm_Revision: Hydra_Software_Devel/1 $
 * $brcm_Date: 7/17/09 8:16p $
 *
 * Module Description:
 *                     DO NOT EDIT THIS FILE DIRECTLY
 *
 * This module was generated magically with RDB from a source description
 * file. You must edit the source file for changes to be made to this file.
 *
 *
 * Date:           Generated on         Fri Jul 17 19:42:24 2009
 *                 MD5 Checksum         2914699efc3fb3edefca5cb4f4f38b34
 *
 * Compiled with:  RDB Utility          combo_header.pl
 *                 RDB Parser           3.0
 *                 unknown              unknown
 *                 Perl Interpreter     5.008008
 *                 Operating System     linux
 *
 * Revision History:
 *
 * $brcm_Log: /magnum/basemodules/chp/70015/rdb/a0/bchp_pri_crit_l2_regs_1.h $
 * 
 * Hydra_Software_Devel/1   7/17/09 8:16p albertl
 * PR56880: Initial revision.
 *
 ***************************************************************************/

#ifndef BCHP_PRI_CRIT_L2_REGS_1_H__
#define BCHP_PRI_CRIT_L2_REGS_1_H__

/***************************************************************************
 *PRI_CRIT_L2_REGS_1 - PRIMARY_ARB_CLIENTS L2 (Mips) critical interrupt controller 1 registers
 ***************************************************************************/
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS       0x0040c400 /* CPU interrupt Status Register */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET          0x0040c404 /* CPU interrupt Set Register */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR        0x0040c408 /* CPU interrupt Clear Register */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS  0x0040c40c /* CPU interrupt Mask Status Register */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET     0x0040c410 /* CPU interrupt Mask Set Register */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR   0x0040c414 /* CPU interrupt Mask Clear Register */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS       0x0040c418 /* PCI interrupt Status Register */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET          0x0040c41c /* PCI interrupt Set Register */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR        0x0040c420 /* PCI interrupt Clear Register */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS  0x0040c424 /* PCI interrupt Mask Status Register */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET     0x0040c428 /* PCI interrupt Mask Set Register */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR   0x0040c42c /* PCI interrupt Mask Clear Register */

/***************************************************************************
 *CPU_STATUS - CPU interrupt Status Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_reserved0_MASK          0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_reserved0_SHIFT         20

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_19_INTR [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_19_INTR_MASK     0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_19_INTR_SHIFT    19

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_18_INTR [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_18_INTR_MASK     0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_18_INTR_SHIFT    18

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_17_INTR [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_17_INTR_MASK     0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_17_INTR_SHIFT    17

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_16_INTR [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_16_INTR_MASK     0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_16_INTR_SHIFT    16

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_15_INTR [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_15_INTR_MASK     0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_15_INTR_SHIFT    15

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_14_INTR [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_14_INTR_MASK     0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_14_INTR_SHIFT    14

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_13_INTR [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_13_INTR_MASK     0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_13_INTR_SHIFT    13

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_12_INTR [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_12_INTR_MASK     0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_12_INTR_SHIFT    12

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_11_INTR [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_11_INTR_MASK     0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_11_INTR_SHIFT    11

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_10_INTR [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_10_INTR_MASK     0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_10_INTR_SHIFT    10

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_09_INTR [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_09_INTR_MASK     0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_09_INTR_SHIFT    9

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_08_INTR [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_08_INTR_MASK     0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_08_INTR_SHIFT    8

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_07_INTR [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_07_INTR_MASK     0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_07_INTR_SHIFT    7

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_06_INTR [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_06_INTR_MASK     0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_06_INTR_SHIFT    6

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_05_INTR [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_05_INTR_MASK     0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_05_INTR_SHIFT    5

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_04_INTR [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_04_INTR_MASK     0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_04_INTR_SHIFT    4

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_03_INTR [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_03_INTR_MASK     0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_03_INTR_SHIFT    3

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_02_INTR [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_02_INTR_MASK     0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_02_INTR_SHIFT    2

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_01_INTR [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_01_INTR_MASK     0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_01_INTR_SHIFT    1

/* PRI_CRIT_L2_REGS_1 :: CPU_STATUS :: CLIENT_00_INTR [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_00_INTR_MASK     0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_STATUS_CLIENT_00_INTR_SHIFT    0

/***************************************************************************
 *CPU_SET - CPU interrupt Set Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_reserved0_MASK             0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_reserved0_SHIFT            20

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_19_INTR [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_19_INTR_MASK        0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_19_INTR_SHIFT       19

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_18_INTR [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_18_INTR_MASK        0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_18_INTR_SHIFT       18

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_17_INTR [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_17_INTR_MASK        0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_17_INTR_SHIFT       17

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_16_INTR [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_16_INTR_MASK        0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_16_INTR_SHIFT       16

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_15_INTR [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_15_INTR_MASK        0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_15_INTR_SHIFT       15

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_14_INTR [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_14_INTR_MASK        0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_14_INTR_SHIFT       14

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_13_INTR [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_13_INTR_MASK        0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_13_INTR_SHIFT       13

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_12_INTR [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_12_INTR_MASK        0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_12_INTR_SHIFT       12

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_11_INTR [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_11_INTR_MASK        0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_11_INTR_SHIFT       11

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_10_INTR [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_10_INTR_MASK        0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_10_INTR_SHIFT       10

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_09_INTR [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_09_INTR_MASK        0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_09_INTR_SHIFT       9

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_08_INTR [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_08_INTR_MASK        0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_08_INTR_SHIFT       8

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_07_INTR [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_07_INTR_MASK        0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_07_INTR_SHIFT       7

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_06_INTR [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_06_INTR_MASK        0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_06_INTR_SHIFT       6

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_05_INTR [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_05_INTR_MASK        0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_05_INTR_SHIFT       5

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_04_INTR [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_04_INTR_MASK        0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_04_INTR_SHIFT       4

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_03_INTR [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_03_INTR_MASK        0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_03_INTR_SHIFT       3

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_02_INTR [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_02_INTR_MASK        0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_02_INTR_SHIFT       2

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_01_INTR [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_01_INTR_MASK        0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_01_INTR_SHIFT       1

/* PRI_CRIT_L2_REGS_1 :: CPU_SET :: CLIENT_00_INTR [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_00_INTR_MASK        0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_SET_CLIENT_00_INTR_SHIFT       0

/***************************************************************************
 *CPU_CLEAR - CPU interrupt Clear Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_reserved0_MASK           0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_reserved0_SHIFT          20

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_19_INTR [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_19_INTR_MASK      0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_19_INTR_SHIFT     19

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_18_INTR [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_18_INTR_MASK      0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_18_INTR_SHIFT     18

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_17_INTR [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_17_INTR_MASK      0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_17_INTR_SHIFT     17

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_16_INTR [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_16_INTR_MASK      0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_16_INTR_SHIFT     16

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_15_INTR [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_15_INTR_MASK      0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_15_INTR_SHIFT     15

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_14_INTR [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_14_INTR_MASK      0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_14_INTR_SHIFT     14

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_13_INTR [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_13_INTR_MASK      0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_13_INTR_SHIFT     13

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_12_INTR [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_12_INTR_MASK      0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_12_INTR_SHIFT     12

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_11_INTR [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_11_INTR_MASK      0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_11_INTR_SHIFT     11

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_10_INTR [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_10_INTR_MASK      0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_10_INTR_SHIFT     10

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_09_INTR [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_09_INTR_MASK      0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_09_INTR_SHIFT     9

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_08_INTR [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_08_INTR_MASK      0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_08_INTR_SHIFT     8

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_07_INTR [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_07_INTR_MASK      0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_07_INTR_SHIFT     7

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_06_INTR [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_06_INTR_MASK      0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_06_INTR_SHIFT     6

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_05_INTR [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_05_INTR_MASK      0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_05_INTR_SHIFT     5

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_04_INTR [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_04_INTR_MASK      0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_04_INTR_SHIFT     4

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_03_INTR [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_03_INTR_MASK      0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_03_INTR_SHIFT     3

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_02_INTR [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_02_INTR_MASK      0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_02_INTR_SHIFT     2

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_01_INTR [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_01_INTR_MASK      0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_01_INTR_SHIFT     1

/* PRI_CRIT_L2_REGS_1 :: CPU_CLEAR :: CLIENT_00_INTR [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_00_INTR_MASK      0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_CLEAR_CLIENT_00_INTR_SHIFT     0

/***************************************************************************
 *CPU_MASK_STATUS - CPU interrupt Mask Status Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_reserved0_MASK     0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_reserved0_SHIFT    20

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_19_MASK [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_19_MASK_MASK 0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_19_MASK_SHIFT 19

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_18_MASK [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_18_MASK_MASK 0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_18_MASK_SHIFT 18

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_17_MASK [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_17_MASK_MASK 0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_17_MASK_SHIFT 17

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_16_MASK [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_16_MASK_MASK 0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_16_MASK_SHIFT 16

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_15_MASK [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_15_MASK_MASK 0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_15_MASK_SHIFT 15

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_14_MASK [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_14_MASK_MASK 0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_14_MASK_SHIFT 14

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_13_MASK [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_13_MASK_MASK 0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_13_MASK_SHIFT 13

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_12_MASK [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_12_MASK_MASK 0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_12_MASK_SHIFT 12

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_11_MASK [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_11_MASK_MASK 0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_11_MASK_SHIFT 11

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_10_MASK [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_10_MASK_MASK 0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_10_MASK_SHIFT 10

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_09_MASK [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_09_MASK_MASK 0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_09_MASK_SHIFT 9

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_08_MASK [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_08_MASK_MASK 0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_08_MASK_SHIFT 8

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_07_MASK [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_07_MASK_MASK 0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_07_MASK_SHIFT 7

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_06_MASK [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_06_MASK_MASK 0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_06_MASK_SHIFT 6

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_05_MASK [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_05_MASK_MASK 0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_05_MASK_SHIFT 5

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_04_MASK [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_04_MASK_MASK 0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_04_MASK_SHIFT 4

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_03_MASK [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_03_MASK_MASK 0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_03_MASK_SHIFT 3

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_02_MASK [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_02_MASK_MASK 0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_02_MASK_SHIFT 2

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_01_MASK [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_01_MASK_MASK 0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_01_MASK_SHIFT 1

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_STATUS :: CLIENT_00_MASK [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_00_MASK_MASK 0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_STATUS_CLIENT_00_MASK_SHIFT 0

/***************************************************************************
 *CPU_MASK_SET - CPU interrupt Mask Set Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_reserved0_MASK        0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_reserved0_SHIFT       20

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_19_MASK [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_19_MASK_MASK   0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_19_MASK_SHIFT  19

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_18_MASK [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_18_MASK_MASK   0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_18_MASK_SHIFT  18

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_17_MASK [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_17_MASK_MASK   0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_17_MASK_SHIFT  17

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_16_MASK [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_16_MASK_MASK   0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_16_MASK_SHIFT  16

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_15_MASK [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_15_MASK_MASK   0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_15_MASK_SHIFT  15

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_14_MASK [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_14_MASK_MASK   0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_14_MASK_SHIFT  14

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_13_MASK [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_13_MASK_MASK   0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_13_MASK_SHIFT  13

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_12_MASK [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_12_MASK_MASK   0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_12_MASK_SHIFT  12

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_11_MASK [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_11_MASK_MASK   0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_11_MASK_SHIFT  11

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_10_MASK [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_10_MASK_MASK   0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_10_MASK_SHIFT  10

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_09_MASK [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_09_MASK_MASK   0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_09_MASK_SHIFT  9

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_08_MASK [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_08_MASK_MASK   0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_08_MASK_SHIFT  8

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_07_MASK [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_07_MASK_MASK   0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_07_MASK_SHIFT  7

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_06_MASK [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_06_MASK_MASK   0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_06_MASK_SHIFT  6

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_05_MASK [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_05_MASK_MASK   0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_05_MASK_SHIFT  5

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_04_MASK [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_04_MASK_MASK   0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_04_MASK_SHIFT  4

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_03_MASK [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_03_MASK_MASK   0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_03_MASK_SHIFT  3

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_02_MASK [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_02_MASK_MASK   0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_02_MASK_SHIFT  2

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_01_MASK [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_01_MASK_MASK   0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_01_MASK_SHIFT  1

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_SET :: CLIENT_00_MASK [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_00_MASK_MASK   0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_SET_CLIENT_00_MASK_SHIFT  0

/***************************************************************************
 *CPU_MASK_CLEAR - CPU interrupt Mask Clear Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_reserved0_MASK      0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_reserved0_SHIFT     20

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_19_MASK [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_19_MASK_MASK 0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_19_MASK_SHIFT 19

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_18_MASK [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_18_MASK_MASK 0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_18_MASK_SHIFT 18

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_17_MASK [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_17_MASK_MASK 0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_17_MASK_SHIFT 17

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_16_MASK [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_16_MASK_MASK 0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_16_MASK_SHIFT 16

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_15_MASK [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_15_MASK_MASK 0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_15_MASK_SHIFT 15

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_14_MASK [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_14_MASK_MASK 0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_14_MASK_SHIFT 14

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_13_MASK [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_13_MASK_MASK 0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_13_MASK_SHIFT 13

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_12_MASK [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_12_MASK_MASK 0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_12_MASK_SHIFT 12

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_11_MASK [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_11_MASK_MASK 0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_11_MASK_SHIFT 11

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_10_MASK [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_10_MASK_MASK 0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_10_MASK_SHIFT 10

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_09_MASK [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_09_MASK_MASK 0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_09_MASK_SHIFT 9

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_08_MASK [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_08_MASK_MASK 0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_08_MASK_SHIFT 8

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_07_MASK [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_07_MASK_MASK 0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_07_MASK_SHIFT 7

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_06_MASK [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_06_MASK_MASK 0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_06_MASK_SHIFT 6

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_05_MASK [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_05_MASK_MASK 0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_05_MASK_SHIFT 5

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_04_MASK [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_04_MASK_MASK 0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_04_MASK_SHIFT 4

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_03_MASK [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_03_MASK_MASK 0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_03_MASK_SHIFT 3

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_02_MASK [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_02_MASK_MASK 0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_02_MASK_SHIFT 2

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_01_MASK [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_01_MASK_MASK 0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_01_MASK_SHIFT 1

/* PRI_CRIT_L2_REGS_1 :: CPU_MASK_CLEAR :: CLIENT_00_MASK [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_00_MASK_MASK 0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_CPU_MASK_CLEAR_CLIENT_00_MASK_SHIFT 0

/***************************************************************************
 *PCI_STATUS - PCI interrupt Status Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_reserved0_MASK          0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_reserved0_SHIFT         20

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_19_INTR [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_19_INTR_MASK     0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_19_INTR_SHIFT    19

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_18_INTR [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_18_INTR_MASK     0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_18_INTR_SHIFT    18

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_17_INTR [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_17_INTR_MASK     0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_17_INTR_SHIFT    17

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_16_INTR [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_16_INTR_MASK     0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_16_INTR_SHIFT    16

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_15_INTR [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_15_INTR_MASK     0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_15_INTR_SHIFT    15

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_14_INTR [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_14_INTR_MASK     0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_14_INTR_SHIFT    14

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_13_INTR [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_13_INTR_MASK     0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_13_INTR_SHIFT    13

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_12_INTR [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_12_INTR_MASK     0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_12_INTR_SHIFT    12

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_11_INTR [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_11_INTR_MASK     0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_11_INTR_SHIFT    11

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_10_INTR [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_10_INTR_MASK     0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_10_INTR_SHIFT    10

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_09_INTR [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_09_INTR_MASK     0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_09_INTR_SHIFT    9

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_08_INTR [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_08_INTR_MASK     0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_08_INTR_SHIFT    8

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_07_INTR [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_07_INTR_MASK     0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_07_INTR_SHIFT    7

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_06_INTR [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_06_INTR_MASK     0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_06_INTR_SHIFT    6

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_05_INTR [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_05_INTR_MASK     0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_05_INTR_SHIFT    5

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_04_INTR [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_04_INTR_MASK     0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_04_INTR_SHIFT    4

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_03_INTR [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_03_INTR_MASK     0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_03_INTR_SHIFT    3

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_02_INTR [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_02_INTR_MASK     0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_02_INTR_SHIFT    2

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_01_INTR [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_01_INTR_MASK     0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_01_INTR_SHIFT    1

/* PRI_CRIT_L2_REGS_1 :: PCI_STATUS :: CLIENT_00_INTR [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_00_INTR_MASK     0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_STATUS_CLIENT_00_INTR_SHIFT    0

/***************************************************************************
 *PCI_SET - PCI interrupt Set Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_reserved0_MASK             0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_reserved0_SHIFT            20

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_19_INTR [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_19_INTR_MASK        0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_19_INTR_SHIFT       19

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_18_INTR [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_18_INTR_MASK        0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_18_INTR_SHIFT       18

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_17_INTR [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_17_INTR_MASK        0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_17_INTR_SHIFT       17

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_16_INTR [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_16_INTR_MASK        0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_16_INTR_SHIFT       16

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_15_INTR [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_15_INTR_MASK        0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_15_INTR_SHIFT       15

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_14_INTR [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_14_INTR_MASK        0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_14_INTR_SHIFT       14

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_13_INTR [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_13_INTR_MASK        0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_13_INTR_SHIFT       13

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_12_INTR [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_12_INTR_MASK        0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_12_INTR_SHIFT       12

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_11_INTR [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_11_INTR_MASK        0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_11_INTR_SHIFT       11

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_10_INTR [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_10_INTR_MASK        0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_10_INTR_SHIFT       10

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_09_INTR [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_09_INTR_MASK        0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_09_INTR_SHIFT       9

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_08_INTR [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_08_INTR_MASK        0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_08_INTR_SHIFT       8

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_07_INTR [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_07_INTR_MASK        0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_07_INTR_SHIFT       7

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_06_INTR [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_06_INTR_MASK        0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_06_INTR_SHIFT       6

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_05_INTR [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_05_INTR_MASK        0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_05_INTR_SHIFT       5

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_04_INTR [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_04_INTR_MASK        0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_04_INTR_SHIFT       4

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_03_INTR [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_03_INTR_MASK        0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_03_INTR_SHIFT       3

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_02_INTR [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_02_INTR_MASK        0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_02_INTR_SHIFT       2

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_01_INTR [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_01_INTR_MASK        0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_01_INTR_SHIFT       1

/* PRI_CRIT_L2_REGS_1 :: PCI_SET :: CLIENT_00_INTR [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_00_INTR_MASK        0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_SET_CLIENT_00_INTR_SHIFT       0

/***************************************************************************
 *PCI_CLEAR - PCI interrupt Clear Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_reserved0_MASK           0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_reserved0_SHIFT          20

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_19_INTR [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_19_INTR_MASK      0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_19_INTR_SHIFT     19

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_18_INTR [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_18_INTR_MASK      0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_18_INTR_SHIFT     18

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_17_INTR [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_17_INTR_MASK      0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_17_INTR_SHIFT     17

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_16_INTR [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_16_INTR_MASK      0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_16_INTR_SHIFT     16

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_15_INTR [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_15_INTR_MASK      0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_15_INTR_SHIFT     15

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_14_INTR [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_14_INTR_MASK      0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_14_INTR_SHIFT     14

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_13_INTR [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_13_INTR_MASK      0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_13_INTR_SHIFT     13

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_12_INTR [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_12_INTR_MASK      0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_12_INTR_SHIFT     12

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_11_INTR [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_11_INTR_MASK      0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_11_INTR_SHIFT     11

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_10_INTR [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_10_INTR_MASK      0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_10_INTR_SHIFT     10

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_09_INTR [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_09_INTR_MASK      0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_09_INTR_SHIFT     9

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_08_INTR [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_08_INTR_MASK      0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_08_INTR_SHIFT     8

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_07_INTR [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_07_INTR_MASK      0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_07_INTR_SHIFT     7

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_06_INTR [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_06_INTR_MASK      0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_06_INTR_SHIFT     6

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_05_INTR [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_05_INTR_MASK      0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_05_INTR_SHIFT     5

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_04_INTR [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_04_INTR_MASK      0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_04_INTR_SHIFT     4

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_03_INTR [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_03_INTR_MASK      0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_03_INTR_SHIFT     3

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_02_INTR [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_02_INTR_MASK      0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_02_INTR_SHIFT     2

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_01_INTR [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_01_INTR_MASK      0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_01_INTR_SHIFT     1

/* PRI_CRIT_L2_REGS_1 :: PCI_CLEAR :: CLIENT_00_INTR [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_00_INTR_MASK      0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_CLEAR_CLIENT_00_INTR_SHIFT     0

/***************************************************************************
 *PCI_MASK_STATUS - PCI interrupt Mask Status Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_reserved0_MASK     0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_reserved0_SHIFT    20

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_19_MASK [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_19_MASK_MASK 0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_19_MASK_SHIFT 19

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_18_MASK [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_18_MASK_MASK 0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_18_MASK_SHIFT 18

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_17_MASK [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_17_MASK_MASK 0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_17_MASK_SHIFT 17

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_16_MASK [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_16_MASK_MASK 0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_16_MASK_SHIFT 16

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_15_MASK [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_15_MASK_MASK 0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_15_MASK_SHIFT 15

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_14_MASK [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_14_MASK_MASK 0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_14_MASK_SHIFT 14

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_13_MASK [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_13_MASK_MASK 0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_13_MASK_SHIFT 13

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_12_MASK [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_12_MASK_MASK 0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_12_MASK_SHIFT 12

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_11_MASK [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_11_MASK_MASK 0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_11_MASK_SHIFT 11

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_10_MASK [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_10_MASK_MASK 0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_10_MASK_SHIFT 10

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_09_MASK [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_09_MASK_MASK 0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_09_MASK_SHIFT 9

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_08_MASK [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_08_MASK_MASK 0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_08_MASK_SHIFT 8

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_07_MASK [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_07_MASK_MASK 0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_07_MASK_SHIFT 7

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_06_MASK [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_06_MASK_MASK 0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_06_MASK_SHIFT 6

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_05_MASK [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_05_MASK_MASK 0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_05_MASK_SHIFT 5

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_04_MASK [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_04_MASK_MASK 0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_04_MASK_SHIFT 4

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_03_MASK [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_03_MASK_MASK 0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_03_MASK_SHIFT 3

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_02_MASK [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_02_MASK_MASK 0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_02_MASK_SHIFT 2

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_01_MASK [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_01_MASK_MASK 0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_01_MASK_SHIFT 1

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_STATUS :: CLIENT_00_MASK [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_00_MASK_MASK 0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_STATUS_CLIENT_00_MASK_SHIFT 0

/***************************************************************************
 *PCI_MASK_SET - PCI interrupt Mask Set Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_reserved0_MASK        0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_reserved0_SHIFT       20

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_19_MASK [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_19_MASK_MASK   0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_19_MASK_SHIFT  19

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_18_MASK [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_18_MASK_MASK   0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_18_MASK_SHIFT  18

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_17_MASK [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_17_MASK_MASK   0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_17_MASK_SHIFT  17

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_16_MASK [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_16_MASK_MASK   0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_16_MASK_SHIFT  16

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_15_MASK [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_15_MASK_MASK   0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_15_MASK_SHIFT  15

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_14_MASK [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_14_MASK_MASK   0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_14_MASK_SHIFT  14

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_13_MASK [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_13_MASK_MASK   0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_13_MASK_SHIFT  13

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_12_MASK [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_12_MASK_MASK   0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_12_MASK_SHIFT  12

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_11_MASK [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_11_MASK_MASK   0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_11_MASK_SHIFT  11

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_10_MASK [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_10_MASK_MASK   0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_10_MASK_SHIFT  10

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_09_MASK [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_09_MASK_MASK   0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_09_MASK_SHIFT  9

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_08_MASK [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_08_MASK_MASK   0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_08_MASK_SHIFT  8

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_07_MASK [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_07_MASK_MASK   0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_07_MASK_SHIFT  7

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_06_MASK [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_06_MASK_MASK   0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_06_MASK_SHIFT  6

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_05_MASK [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_05_MASK_MASK   0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_05_MASK_SHIFT  5

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_04_MASK [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_04_MASK_MASK   0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_04_MASK_SHIFT  4

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_03_MASK [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_03_MASK_MASK   0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_03_MASK_SHIFT  3

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_02_MASK [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_02_MASK_MASK   0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_02_MASK_SHIFT  2

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_01_MASK [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_01_MASK_MASK   0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_01_MASK_SHIFT  1

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_SET :: CLIENT_00_MASK [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_00_MASK_MASK   0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_SET_CLIENT_00_MASK_SHIFT  0

/***************************************************************************
 *PCI_MASK_CLEAR - PCI interrupt Mask Clear Register
 ***************************************************************************/
/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: reserved0 [31:20] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_reserved0_MASK      0xfff00000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_reserved0_SHIFT     20

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_19_MASK [19:19] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_19_MASK_MASK 0x00080000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_19_MASK_SHIFT 19

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_18_MASK [18:18] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_18_MASK_MASK 0x00040000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_18_MASK_SHIFT 18

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_17_MASK [17:17] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_17_MASK_MASK 0x00020000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_17_MASK_SHIFT 17

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_16_MASK [16:16] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_16_MASK_MASK 0x00010000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_16_MASK_SHIFT 16

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_15_MASK [15:15] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_15_MASK_MASK 0x00008000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_15_MASK_SHIFT 15

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_14_MASK [14:14] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_14_MASK_MASK 0x00004000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_14_MASK_SHIFT 14

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_13_MASK [13:13] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_13_MASK_MASK 0x00002000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_13_MASK_SHIFT 13

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_12_MASK [12:12] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_12_MASK_MASK 0x00001000
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_12_MASK_SHIFT 12

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_11_MASK [11:11] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_11_MASK_MASK 0x00000800
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_11_MASK_SHIFT 11

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_10_MASK [10:10] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_10_MASK_MASK 0x00000400
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_10_MASK_SHIFT 10

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_09_MASK [09:09] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_09_MASK_MASK 0x00000200
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_09_MASK_SHIFT 9

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_08_MASK [08:08] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_08_MASK_MASK 0x00000100
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_08_MASK_SHIFT 8

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_07_MASK [07:07] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_07_MASK_MASK 0x00000080
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_07_MASK_SHIFT 7

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_06_MASK [06:06] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_06_MASK_MASK 0x00000040
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_06_MASK_SHIFT 6

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_05_MASK [05:05] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_05_MASK_MASK 0x00000020
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_05_MASK_SHIFT 5

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_04_MASK [04:04] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_04_MASK_MASK 0x00000010
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_04_MASK_SHIFT 4

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_03_MASK [03:03] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_03_MASK_MASK 0x00000008
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_03_MASK_SHIFT 3

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_02_MASK [02:02] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_02_MASK_MASK 0x00000004
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_02_MASK_SHIFT 2

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_01_MASK [01:01] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_01_MASK_MASK 0x00000002
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_01_MASK_SHIFT 1

/* PRI_CRIT_L2_REGS_1 :: PCI_MASK_CLEAR :: CLIENT_00_MASK [00:00] */
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_00_MASK_MASK 0x00000001
#define BCHP_PRI_CRIT_L2_REGS_1_PCI_MASK_CLEAR_CLIENT_00_MASK_SHIFT 0

#endif /* #ifndef BCHP_PRI_CRIT_L2_REGS_1_H__ */

/* End of File */
